FIR HDL-schrijver FIR HDL-schrijver is een EDA-tool die wordt gebruikt om duidelijke tekst synthesizable Verilog Register Transfer Level (RTL) -code te genereren
Download nu

FIR HDL-schrijver Rangschikking & Samenvatting

FIR HDL-schrijver Tags

generator genereren auteur EDA kicad file dennenboom FIR afzuigkap Extracten Fir decomprimeren ZILVERSPAR Verilog Code Creator Verilog-code genereren Verilog genereren Verilog Verilog-editor FIR-filter Iir Verilog Parser parse verilog FIR-filtergenerator digitale spar Verilog-simulatie Verilog Synthese eda

FIR HDL-schrijver Beschrijving

FIR HDL-schrijver is een EDA (elektronische ontwerpautomatisering) -tool die wordt gebruikt om duidelijke tekst synthetiseerbare Verilog Register Transfer Level (RTL) -code te genereren om FIR-filters en testbenches te maken. Ontwerpopties omvatten meerdere kanalen, coëfficiëntsets en specificaties voor het gebruik van resources (voor FPGA's). De ontwerpen zijn volledig synchroon en geregistreerd om maximale klokfrequenties te bieden. Kloktarieven van meer dan 300 MHz zijn gemeten op Stratix- en Virtex-apparaten (met behulp van quartus- en ISE-synthese en plaats- en route-gereedschappen). Aangezien de verificatie zich heeft bewezen om de tijdrovende taak te zijn, creëert de FIR HDL-schrijver een zelfcontrole testbench voor impuls, stap en willekeurige reacties, over meerdere kanalen en coëfficiëntsets. Aangezien de gegenereerde code duidelijke tekst Verilog is, kunt u het ontwerp migreren naar verschillende families, leveranciers of zelfs naar een toepassingspecifieke geïntegreerde circuit (ASIC). Neem de controle over uw ontwerpen terug met duidelijke tekst RTL-broncode! Neem de controle over uw ontwerp Sommige moderne FIR HDL-gereedschappen hebben uw controle weggenomen, uw opties beperkend en ongewenste middelen verbruikt. Bijvoorbeeld, de meeste tools die sparfilters creëren voor FPGA's hebben een weggelopen bitgroei, vaak produceren resultaten die slechts 64 bits worden geproduceerd om alleen te worden afgerond op de uiteindelijke uitvoer tot 16 bits. Ontwerpers worden vaak geconfronteerd met de keuze van het gebruik van (en betaalt) extra bits in productie, of het schrijven van hun eigen filter. Met de FIR HDL-schrijver kunt u een bitbreedtegroei beperken door u de precisie bij de vermenigvuldiger, evenals de uiteindelijke uitvoer te laten beperken. Duidelijke tekst RTL De FIR HDL-schrijver maakt een Duidelijke tekst RTL Design-bestand en een duidelijke tekst RTL Testbench. Nogmaals, de meeste tools gebruiken een gecodeerde code of maken of maken in de buurt van poortniveau-code. De gegenereerde Verilog RTL-code is menselijke leesbare duidelijke tekst. Toegang tot duidelijke tekst RTL-bron zet u de leiding over uw code. Omdat de testbench- en ontwerpbestanden duidelijke tekst Verilog zijn, is RTL-simulatie extreem snel. Het zelfcontrole van Verilog Testbench biedt een impuls, stap en willekeurige stimulus (over een of meer kanalen) en controleert de resultaten van het pre-berekende ROM. Nadat alle tests zijn voltooid, als er geen fouten worden aangetroffen, geeft het het bericht weer dat alle getests zijn geslaagd.

FIR HDL-schrijver Gerelateerde software