Tekens Signs is een hulpmiddel voor logische synthese en simulatie van de poortniveau.
Download nu

Tekens Rangschikking & Samenvatting

Tekens Tags

Hek peil tekens Poortniveau-simulatie logische synthese

Tekens Beschrijving

Tekenen is een hulpmiddel voor logische synthese en poortniveau-simulatie. Tekenen is een hulpmiddel voor logische synthese en poortniveau-simulatie. De belangrijkste kenmerken van de tekenen omvatten de synthese van RTL-stijl VHDL-circuitbeschrijvingen en een dynamische grafische netlist-viewer.Suppemented-indelingen omvatten VHDL, ISCA's en beperkte ondersteuning voor BLIF, Verilog en Edif Netlists. Diverse echte waarde- en foutsimulators en een combinatie ATPG zijn opgenomen voor circuittests.aside uit de GUI-modus, borden heeft een pure opdrachtregelmodus en is volledig schriftbaar in JavaScript en Ruby.Here zijn enkele belangrijke kenmerken van "tekens": · Ingeschreven in Java, dus platformonafhankelijk · TOELEN om VHDL93-compliant te zijn, op het moment dat een VHDL-subset wordt ondersteund · (beperkte) ondersteuning voor niet-synthetiseerbare VHDL-code, nuttig voor testbenches · Synthese van RTL-stijl sequentiële VHDL-procesbeschrijvingen volgens IEEE STD 1076.6 · Dynamische grafische netlist Viewer Ondersteuning van annotaties (signaal- / poortnamen, signaalwaarden die worden geleverd door simulators, fouten) · VHDL Netlijst uitvoer naar bestand · Input en output van Netlists in ISCAS-benchmarkformaat · GATE LEVER ECHTE VALUE Circuit), bit-parallelle (alleen combinatiecircuits) · Fout Simulators: PPSFP, eenvoudige enkele faulsim · Input en uitvoer van patroonlijsten in WGL-indeling · ATPG voor combinatiecircuits: implicatiegrafiek BAS ed, Podem · Beperkte ondersteuning voor Verilog en Edif Netlists · Volledig schriftbaar in Rhino: JavaScript voor Java en Jruby · Pure Command-Line-modus beschikbaar Naast GUI-modus · Geïntegreerde omgeving inclusief broncode en netliststructuur Boomweergaven, bouwen systeem, compilers en redacteuren Met Syntax-markering is nieuw in deze release: · Terwijl de release-focus duidelijk op bugfixen is, zijn er ook enkele functieverbeteringen, zoals verbeterde testbankondersteuning en verbeterde netlijst- en simulatorweergaven. · De VHDL-compiler heeft ondersteuning voor subprogramma's nu en de uitwerking ervan Grote ontwerpen zijn veel sneller vanwege een verbeterde contextafhandeling. · Intern, werd de tussenliggende representatielaag schoongemaakt, dus intermediaire objecten vormen nu een goede boom.

Tekens Gerelateerde software